- s -

• sat_check() : VlogHammerReporter
• SatGen() : SatGen
• SatHelper() : SatHelper
• satisfied() : Minisat::Solver
• SatPass() : SatPass
• save() : stackmap< Key, T, Compare >
• ScatterPass() : ScatterPass
• SccPass() : SccPass
• SccWorker() : SccWorker
• scratchpad_get_bool() : RTLIL::Design
• scratchpad_get_int() : RTLIL::Design
• scratchpad_get_string() : RTLIL::Design
• scratchpad_set_bool() : RTLIL::Design
• scratchpad_set_int() : RTLIL::Design
• scratchpad_set_string() : RTLIL::Design
• scratchpad_unset() : RTLIL::Design
• ScriptPass() : ScriptPass
• search() : Minisat::Solver
• sec() : PerformanceTimer
• select() : RTLIL::Design , RTLIL::Selection , SccWorker
• selected() : RTLIL::Design , RTLIL::Module
• selected_cells() : RTLIL::Module
• selected_member() : RTLIL::Design , RTLIL::Selection
• selected_module() : RTLIL::Design , RTLIL::Selection
• selected_modules() : RTLIL::Design
• selected_whole_module() : RTLIL::Design , RTLIL::Selection
• selected_whole_modules() : RTLIL::Design
• selected_whole_modules_warn() : RTLIL::Design
• selected_wires() : RTLIL::Module
• Selection() : RTLIL::Selection
• SelectPass() : SelectPass
• set() : ConstEval
• SET() : ezSAT
• set() : SigMap , stackmap< Key, T, Compare >
• set_bit() : SigMap
• SetattrPass() : SetattrPass
• setBit() : BigUnsigned
• setBlock() : BigUnsigned
• setConfBudget() : Minisat::Solver
• setContext() : SatGen
• setDecisionVar() : Minisat::Solver
• setFrozen() : Minisat::SimpSolver
• setParam() : RTLIL::Cell
• SetparamPass() : SetparamPass
• setPolarity() : Minisat::Solver
• setPort() : RTLIL::Cell
• setPropBudget() : Minisat::Solver
• setSolverTimeout() : ezSAT
• SetundefPass() : SetundefPass
• setunset_t() : setunset_t
• setup() : CellTypes , ModWalker , SatHelper
• setup_design() : CellTypes
• setup_init() : SatHelper
• setup_internals() : CellTypes
• setup_internals_mem() : CellTypes
• setup_module() : CellTypes
• setup_proof() : SatHelper
• setup_stdcells() : CellTypes
• setup_stdcells_mem() : CellTypes
• setup_type() : CellTypes
• setVerbose() : SubCircuit::Solver , SubCircuit::SolverWorker
• SHA1() : SHA1
• share_macc() : ShareWorker
• share_macc_ports() : ShareWorker
• SharePass() : SharePass
• ShareWorker() : ShareWorker
• ShellPass() : ShellPass
• Shift() : RTLIL::Module
• Shiftx() : RTLIL::Module
• Shl() : RTLIL::Module
• ShowPass() : ShowPass
• ShowWorker() : ShowWorker
• Shr() : RTLIL::Module
• shrink() : Minisat::Clause , Minisat::vec< T, _Size >
• shrink_() : Minisat::vec< T, _Size >
• ShrinkStackElem() : Minisat::Solver::ShrinkStackElem
• sig2bits() : BitPatternPool , OptMuxtreeWorker
• SigBit() : RTLIL::SigBit
• SigBitInfo() : ModIndex::SigBitInfo
• SigChunk() : RTLIL::SigChunk
• SigMap() : SigMap
• signal_is_unused() : FsmOpt
• signals_eq() : SatGen
• SigSpec() : RTLIL::SigSpec
• SimplemapPass() : SimplemapPass
• simplify() : AST::AstNode , Minisat::Solver
• simplify_patterns() : Dff2dffeWorker
• SimpSolver() : Minisat::SimpSolver
• size() : Minisat::Clause , Minisat::ClauseAllocator , Minisat::CMap< T > , Minisat::Heap< K, Comp, MkIndex > , Minisat::IntSet< K, MkIndex > , Minisat::Queue< T > , Minisat::RegionAllocator< T > , Minisat::vec< T, _Size > , RTLIL::Const , RTLIL::IdString , RTLIL::ObjRange< T > , RTLIL::SigSpec , SigPool
• smudge() : Minisat::OccLists< K, Vec, Deleted, MkIndex >
• solve() : ezSAT , Minisat::SimpSolver , Minisat::Solver , SatHelper , SubCircuit::Solver , SubCircuit::SolverWorker
• solve_() : Minisat::SimpSolver , Minisat::Solver
• solveForMining() : SubCircuit::SolverWorker
• solveLimited() : Minisat::SimpSolver , Minisat::Solver
• solver() : ezMiniSAT , ezSAT
• Solver() : Minisat::Solver , SubCircuit::Solver
• SolverWorker() : SubCircuit::SolverWorker
• sort() : RTLIL::SigSpec , TopoSort< T, C >
• sort_and_unify() : RTLIL::SigSpec
• sort_check_activation_pattern() : ShareWorker
• sort_worker() : TopoSort< T, C >
• SpiceBackend() : SpiceBackend
• SplicePass() : SplicePass
• SpliceWorker() : SpliceWorker
• split() : VlogHammerReporter
• SplitnetsPass() : SplitnetsPass
• Sshl() : RTLIL::Module
• Sshr() : RTLIL::Module
• stackmap() : stackmap< Key, T, Compare >
• statdata_t() : statdata_t
• StatPass() : StatPass
• stdmap() : stackmap< Key, T, Compare >
• stop() : ConstEval
• str() : RTLIL::IdString
• strengthen() : Minisat::Clause
• strengthenClause() : Minisat::SimpSolver
• StringOption() : Minisat::StringOption
• StubnetsPass() : StubnetsPass
• Sub() : RTLIL::Module
• SubCircuitSolver() : SubCircuitSolver
• subckt_or_gate() : BlifDumper
• SubmodPass() : SubmodPass
• SubmodWorker() : SubmodWorker
• substitute() : Minisat::SimpSolver
• substr() : RTLIL::IdString
• subsumes() : Minisat::Clause
• subtract() : BigInteger , BigUnsigned
• swap() : SigMap
• swap_names() : RTLIL::Module
• synth() : MaccmapWorker
• SynthPass() : SynthPass
• SynthXilinxPass() : SynthXilinxPass