Here is a list of all struct and union fields with links to the structures/unions they belong to:

- i -

• i : Minisat::Solver::ShrinkStackElem
• icells : AST::AstModule
• icells_mode : BlifDumperConfig
• id : ezSAT::_V , ezSATbit , gate_t , Yosys::LibertyAst
• id2ast : AST::AstNode
• id2num() : ShowWorker
• IdString() : RTLIL::IdString
• IFF() : ezSAT
• ignore_div_by_zero : SatGen
• ignore_parameters : SubCircuitSolver
• ignore_unknown_cells : SatHelper
• ignore_x_mod1 : BruteForceEquivChecker
• ignored_parameters : SubCircuitSolver
• IlangBackend() : IlangBackend
• IlangFrontend() : IlangFrontend
• implied() : Minisat::SimpSolver
• implies() : Minisat::Solver
• impltf_mode : BlifDumperConfig , BtorDumperConfig
• importAsserts() : SatGen
• importCell() : SatGen
• importDefSigSpec() : SatGen
• imported_signals : SatGen
• importedSigBit() : SatGen
• importSigBit() : SatGen
• importSigSpec() : SatGen
• importSigSpecWorker() : SatGen
• importUndefSigSpec() : SatGen
• in() : RTLIL::IdString , ShowWorker::net_conn
• in1 : gate_t
• in2 : gate_t
• in3 : gate_t
• in4 : gate_t
• in_a : Macc::port_t
• in_b : Macc::port_t
• in_set : Minisat::IntSet< K, MkIndex >
• increase() : Minisat::Heap< K, Comp, MkIndex >
• Index : BigInteger , BigUnsigned
• index : generate_port_decl_t , Minisat::IntMap< K, V, MkIndex > , Minisat::Map< K, D, H, E >
• Index : NumberlikeArray< Blk >
• index : RTLIL::SigSpecConstIterator , RTLIL::SigSpecIterator
• index_ : RTLIL::IdString
• indices : Minisat::Heap< K, Comp, MkIndex >
• info() : ModIndex
• inHeap() : Minisat::Heap< K, Comp, MkIndex >
• init() : Minisat::OccLists< K, Vec, Deleted, MkIndex >
• init_lvalue : AST_INTERNAL::ProcessGenerator
• init_register() : Pass
• init_rvalue : AST_INTERNAL::ProcessGenerator
• initFromPrimitive() : BigUnsigned
• initFromSignedPrimitive() : BigUnsigned
• initial_state : SatGen
• initSyncSignals : AST_INTERNAL::ProcessGenerator
• inline_unpack() : RTLIL::SigSpec
• input : generate_port_decl_t
• input_muxes : OptMuxtreeWorker::portinfo_t
• input_sigs : OptMuxtreeWorker::portinfo_t
• input_widths : VlogHammerReporter
• inputs : CellType , VlogHammerReporter
• insert() : Minisat::CMap< T > , Minisat::Heap< K, Comp, MkIndex > , Minisat::IntMap< K, V, MkIndex > , Minisat::IntSet< K, MkIndex > , Minisat::Map< K, D, H, E > , Minisat::Queue< T > , SigSet< T, Compare >
• insertVarOrder() : Minisat::Solver
• Int64Option() : Minisat::Int64Option
• Int64Range() : Minisat::Int64Range
• int_to_hash_string() : OptShareWorker
• integer : AST::AstNode , YYSTYPE
• inter_wire_map : BtorDumper
• interrupt() : Minisat::Solver
• IntersynthBackend() : IntersynthBackend
• IntMap() : Minisat::IntMap< K, V, MkIndex >
• IntOption() : Minisat::IntOption
• IntRange() : Minisat::IntRange
• inv_pairs : FreduceWorker , PerformReduction
• invalidate_model() : SatHelper
• invert_b : AlumaccWorker::alunode_t
• inverted : equiv_bit_t
• IopadmapPass() : IopadmapPass
• irand() : Minisat::Solver
• is_cell_merge_candidate() : FsmExpand
• is_chunk() : RTLIL::SigSpec
• is_evaluable : CellType
• is_ext_driven : SubmodWorker::wire_flags_t
• is_ext_used : SubmodWorker::wire_flags_t
• is_fully_const() : RTLIL::SigSpec
• is_fully_def() : RTLIL::SigSpec
• is_fully_undef() : RTLIL::SigSpec
• is_in_list() : OptMuxtreeWorker
• is_input : AST::AstNode , ModIndex::SigBitInfo
• is_int_driven : SubmodWorker::wire_flags_t
• is_int_used : SubmodWorker::wire_flags_t
• is_output : AST::AstNode , ModIndex::SigBitInfo
• is_part_of_scc() : ShareWorker
• is_port : gate_t
• is_reg : AST::AstNode
• is_shareable_pair() : ShareWorker
• is_signed : AlumaccWorker::alunode_t , AST::AstNode , AST::AstNode::varinfo_t , ConnwrappersWorker::portdecl_t , Macc::port_t
• is_string : AST::AstNode
• is_wire() : RTLIL::SigSpec
• isConst() : AST::AstNode
• isEliminated() : Minisat::SimpSolver
• isEmpty() : NumberlikeArray< Blk >
• isExtern : SubCircuit::Graph::Edge
• isRemoved() : Minisat::Solver
• isZero() : BigInteger , BigUnsigned , BigUnsignedInABase
• it : RTLIL::ObjIterator< T >
• ITE() : ezSAT