Here is a list of all struct and union fields with links to the structures/unions they belong to:

- p -

• pack() : RTLIL::SigSpec
• packed() : RTLIL::SigSpec
• page_counter : ShowWorker
• param_mode : BlifDumperConfig
• parameters : RTLIL::Cell
• parent() : Minisat::Heap< K, Comp, MkIndex >
• parent_pass : Pass::pre_post_exec_state_t
• parse() : Minisat::BoolOption , Minisat::DoubleOption , Minisat::Int64Option , Minisat::IntOption , Minisat::Option , Minisat::StringOption , RTLIL::SigSpec , Yosys::LibertyParser
• parse_rhs() : RTLIL::SigSpec
• parse_sel() : RTLIL::SigSpec
• parse_string() : ezSAT
• parseOptions : Minisat::Option
• Pass() : Pass
• pass_name : Pass
• pattern_t : Dff2dffeWorker
• patterns : VlogHammerReporter
• patterns_t : Dff2dffeWorker
• peek() : Minisat::Map< K, D, H, E > , Minisat::Queue< T >
• percolateDown() : Minisat::Heap< K, Comp, MkIndex >
• percolateUp() : Minisat::Heap< K, Comp, MkIndex >
• PerformanceTimer() : PerformanceTimer
• PerformReduction() : PerformReduction
• permutateVectorToMap() : SubCircuit::SolverWorker
• permutateVectorToMapArray() : SubCircuit::SolverWorker
• phase_saving : Minisat::Solver
• pi_bits : PerformReduction
• pickBranchLit() : Minisat::Solver
• PluginPass() : PluginPass
• Pmux() : RTLIL::Module
• polarity : Minisat::Solver
• pool : BitPatternPool
• pop() : ConstEval , Minisat::Clause , Minisat::Queue< T > , Minisat::vec< T, _Size >
• port : bit_ref_t , ModIndex::PortInfo , ModWalker::PortBit
• Port() : SubCircuit::Graph::Port
• port_add() : ModIndex
• port_del() : ModIndex
• port_id : AST::AstNode , RTLIL::Wire
• port_input : RTLIL::Wire
• port_output : RTLIL::Wire
• PortBit() : SubCircuit::Graph::PortBit
• portBits : SubCircuit::Graph::Edge
• portId : SubCircuit::Graph::Port
• portIdx : SubCircuit::Graph::BitRef
• PortInfo() : ModIndex::PortInfo
• portMap : SubCircuit::Graph::Node
• portMapping : SubCircuit::Solver::ResultNodeMapping
• portname : generate_port_decl_t
• ports : cell_mapping , Macc , ModIndex::SigBitInfo , OptMuxtreeWorker::muxinfo_t , RTLIL::Module , SpliceWorker , SubCircuit::Graph::Node
• portSizes : SubCircuit::SolverWorker::DiNode
• pos : Minisat::StreamBuffer
• Pos() : RTLIL::Module
• position() : Minisat::StreamBuffer
• positive : BigInteger
• post_execute() : Pass
• Pow() : RTLIL::Module
• pre_execute() : Pass
• prefix : SatGen
• preSolverCallback() : ezSAT
• print() : SubCircuit::Graph
• print_model() : SatHelper
• printAdjMatrix() : SubCircuit::SolverWorker
• printDIMACS() : ezSAT
• printEdgeTypes() : SubCircuit::SolverWorker::DiCache
• printEnumerationMatrix() : SubCircuit::SolverWorker
• printInternalState() : ezSAT
• printStats() : Minisat::Solver
• printUsageAndExit : Minisat::Option
• proc : AST_INTERNAL::ProcessGenerator
• ProcArstPass() : ProcArstPass
• ProcCleanPass() : ProcCleanPass
• ProcDffPass() : ProcDffPass
• processAst() : AST_INTERNAL::ProcessGenerator
• processes : RTLIL::Module
• ProcessGenerator() : AST_INTERNAL::ProcessGenerator
• ProcInitPass() : ProcInitPass
• ProcMuxPass() : ProcMuxPass
• ProcPass() : ProcPass
• ProcRmdeadPass() : ProcRmdeadPass
• progress_estimate : Minisat::Solver
• progressEstimate() : Minisat::Solver
• propagate() : Minisat::Solver
• propagation_budget : Minisat::Solver
• propagations : Minisat::Solver
• prove : SatHelper
• prove_asserts : SatHelper
• prove_x : SatHelper
• pruneEnumerationMatrix() : SubCircuit::SolverWorker
• prunePortmapCandidates() : SubCircuit::SolverWorker
• push() : ConstEval , Minisat::vec< T, _Size >
• push_() : Minisat::vec< T, _Size >
• put_reference() : RTLIL::IdString