- i -

• i : Minisat::Solver::ShrinkStackElem
• icells : AST::AstModule
• icells_mode : BlifDumperConfig
• id : ezSAT::_V , ezSATbit , gate_t , Yosys::LibertyAst
• id2ast : AST::AstNode
• ignore_div_by_zero : SatGen
• ignore_parameters : SubCircuitSolver
• ignore_unknown_cells : SatHelper
• ignore_x_mod1 : BruteForceEquivChecker
• ignored_parameters : SubCircuitSolver
• impltf_mode : BlifDumperConfig , BtorDumperConfig
• imported_signals : SatGen
• in : ShowWorker::net_conn
• in1 : gate_t
• in2 : gate_t
• in3 : gate_t
• in4 : gate_t
• in_a : Macc::port_t
• in_b : Macc::port_t
• in_set : Minisat::IntSet< K, MkIndex >
• index : generate_port_decl_t , Minisat::IntMap< K, V, MkIndex > , RTLIL::SigSpecConstIterator , RTLIL::SigSpecIterator
• index_ : RTLIL::IdString
• indices : Minisat::Heap< K, Comp, MkIndex >
• init_lvalue : AST_INTERNAL::ProcessGenerator
• init_rvalue : AST_INTERNAL::ProcessGenerator
• initial_state : SatGen
• initSyncSignals : AST_INTERNAL::ProcessGenerator
• input : generate_port_decl_t
• input_muxes : OptMuxtreeWorker::portinfo_t
• input_sigs : OptMuxtreeWorker::portinfo_t
• input_widths : VlogHammerReporter
• inputs : CellType , VlogHammerReporter
• integer : AST::AstNode , YYSTYPE
• inter_wire_map : BtorDumper
• inv_pairs : FreduceWorker , PerformReduction
• invert_b : AlumaccWorker::alunode_t
• inverted : equiv_bit_t
• is_evaluable : CellType
• is_ext_driven : SubmodWorker::wire_flags_t
• is_ext_used : SubmodWorker::wire_flags_t
• is_input : AST::AstNode , ModIndex::SigBitInfo
• is_int_driven : SubmodWorker::wire_flags_t
• is_int_used : SubmodWorker::wire_flags_t
• is_output : AST::AstNode , ModIndex::SigBitInfo
• is_port : gate_t
• is_reg : AST::AstNode
• is_signed : AlumaccWorker::alunode_t , AST::AstNode , AST::AstNode::varinfo_t , ConnwrappersWorker::portdecl_t , Macc::port_t
• is_string : AST::AstNode
• isExtern : SubCircuit::Graph::Edge
• it : RTLIL::ObjIterator< T >