- c -

• case_body_find_regs() : verilog_backend.cc
• cellname() : verilog_backend.cc
• check() : testsuite.cc , testbench.cc , testsuite.cc , manual/CHAPTER_StateOfTheArt/cmp_tbdata.c , tests/tools/cmp_tbdata.c
• check_file_exists() : yosys.cc , yosys.h
• check_label() : synth.cc , synth_xilinx.cc
• check_public_name() : opt_clean.cc
• check_signal() : proc_arst.cc
• check_state_mux_tree() : fsm_detect.cc
• check_state_users() : fsm_detect.cc
• compare_cells() : expose.cc
• compare_signals() : opt_clean.cc
• compare_wires() : expose.cc
• compareSortNeedleList() : extract.cc
• condense_exclusives() : puzzle3d.cc
• consider_cell() : expose.cc
• consider_wire() : expose.cc
• const2big() : calc.cc
• const_shift_shiftx() : calc.cc
• const_shift_worker() : calc.cc
• convertBigUnsignedToPrimitiveAccess() : BigInteger.cc
• count_nontrivial_wire_attrs() : opt_clean.cc
• create_and_cell() : liberty.cc
• create_dff_dq_map() : expose.cc
• create_ff() : liberty.cc
• create_gold_module() : test_cell.cc
• create_inv_cell() : liberty.cc
• create_latch() : liberty.cc
• create_miter_equiv() : miter.cc
• create_or_cell() : liberty.cc
• create_prompt() : yosys.h , yosys.cc
• create_xor_cell() : liberty.cc